在 Verilog HDL 中可以用许多种方法来描述有限状态机，最常用的方法是用 always 语句和 case 语句。下面具体说明用 Verilog 设计有限状态机的一般步骤： 逻辑抽象，得出状态转换图。 状态化简（该步骤可以省略），如

上升沿（或下降沿）检测 如图所示，当检测到上升沿时，out会变为高电平，同时维持一个周期，然后变为低电平等待下一次检测。 只需要设定一个临时reg类型变量来储存上一次的in值，然后在下一上升沿进行识别即可，代码如下 module top_

概念区别 阻塞赋值操作符用等号(即 = )表示。“阻塞”是指在进程语句（initial和always）中，当前的赋值语句阻断了其后的语句，也就是说后面的语句必须等到当前的赋值语句执行完毕才能执行。而且阻塞赋值可以看成是一步完成的，即：计算

时序逻辑电路的基本元件 SR锁存器 功能：清除（R = 1）、置位（S = 1）、保持（R = 0， S = 0） 缺点：没有时间上的同步关系 D锁存器 功能：高电平时进行储存。本质是电平缓冲器，在一个时钟周期内Q可以随D多次翻

序言 刚看到这个哈密顿回路的题时，第一感觉就是可以采用回溯法并通过 深度优先搜索(DFS) 解决，笔者初次就是使用这个方法并结合状态压缩AC了这道题。但是因为要使用递归，“翻译”成MIPS汇编代码的时候需要使用大量堆栈保存返回地址、函数参数