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「BUAA-CO」P8_MIPS微系统（板级验证） 「BUAA-CO」P8_MIPS微系统（板级验证）
MIPS微系统设计方案 设计概述 本文设计的是由Verilog实现的MIPS微系统，该微系统支持45条MIPS汇编指令（不含乘除指令），支持系统中断，最终实现在FPGA（可编程逻辑门阵列）上的系统验证。 为了实现该功能，我们需要对P7工程
2021-12-25 计算机组成
BUAA 计算机组成
「BUAA-CO」P7_MIPS微系统（异常中断） 「BUAA-CO」P7_MIPS微系统（异常中断）
MIPS微系统设计方案 设计概述 ​ 本文设计的是由Verilog实现的MIPS微系统，该微系统支持53条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，CMP，EXT，ALU，D_Reg，E_Reg，M_Reg，W_R
2021-12-15 计算机组成
BUAA 计算机组成
「BUAA-CO」P5&P6_课上测试总结 「BUAA-CO」P5&P6_课上测试总结
增添指令一般步骤 明确指令RTL 该步骤需要结合题目弄懂指令行为，包括明确指令类型（R型？I型？J型？即明确读和写的目标）、opcode和funct域数据、执行功能（计算？跳转？访存？） 最好可以先用MARS模拟下，以免对指令行为理解不到
2021-12-06 计算机组成
BUAA 计算机组成
「BUAA-CO」P6_流水线cpu（Plus） 「BUAA-CO」P6_流水线cpu（Plus）
流水线CPU设计方案 设计概述 ​ 本文所设计的CPU为Verilog实现的流水线MIPS架构CPU，该CPU支持43条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，CMP，EXT，ALU，D_Reg，E_Reg，M_
2021-11-26 计算机组成
BUAA 计算机组成
「BUAA-CO」P5_流水线cpu（Basic） 「BUAA-CO」P5_流水线cpu（Basic）
流水线CPU设计方案 设计概述 ​ 本文所设计的CPU为Verilog实现的流水线MIPS架构CPU，该CPU支持43条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，CMP，EXT，ALU，DM，D_Reg，E_Reg
2021-11-15 计算机组成
BUAA 计算机组成
「BUAA-CO」P4_单周期cpu（Verilog实现） 「BUAA-CO」P4_单周期cpu（Verilog实现）
单周期CPU设计方案 设计概述 本文所设计的CPU为Verilog实现的单周期MIPS架构CPU，该CPU支持43条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，ALU，DM，Controler，Branch Cont
2021-11-09 计算机组成
BUAA 计算机组成
「BUAA-CO」P3_单周期cpu（Logisim实现） 「BUAA-CO」P3_单周期cpu（Logisim实现）
单周期CPU设计方案 设计概述  本文所设计的CPU为Losgisim实现的单周期MIPS架构CPU，该CPU支持43条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，ALU，DM，Control Unite，Branc
2021-11-01 计算机组成
BUAA 计算机组成
「BUAA-CO」P2_MIPS汇编程序设计 「BUAA-CO」P2_MIPS汇编程序设计
MIPS架构（RISC） CPU执行程序的过程 读取指令 分析指令 执行指令 RISC的设计思想： CPU越简单则性能越高，即目标为减少指令数量， 去除复杂指令 加速大概率事件 简单意味着更容易设计、电路频率更高 简单功能由硬件实现；
2021-10-30 计算机组成
BUAA 计算机组成
「BUAA-CO」P1_Verilog中符号数的使用 「BUAA-CO」P1_Verilog中符号数的使用
算数右移符号>>> 我们都知道，逻辑左移符号是>>(即最高位补零)， 算数右移符号是>>>(即最高位补符号位，但是以下例子是错误的) wire [15:0] A, B, C; assign
2021-10-26 计算机组成
BUAA 计算机组成
「BUAA-CO」P1_Verilog中reg的使用 「BUAA-CO」P1_Verilog中reg的使用
定义和实例化模块时reg的使用 在实例化元件时，wire 类型信号可以被连接至任意端口上，但 reg 类型的信号只能被连接至元件的输入端口上。 在声明元件时，我们可以将任意端口声明为 wire 类型，但只能将输出端口声明为 reg 类型，
2021-10-26 计算机组成
BUAA 计算机组成
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