MIPS微系统设计方案 设计概述 ​ 本文设计的是由Verilog实现的MIPS微系统，该微系统支持53条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，CMP，EXT，ALU，D_Reg，E_Reg，M_Reg，W_R

增添指令一般步骤 明确指令RTL 该步骤需要结合题目弄懂指令行为，包括明确指令类型（R型？I型？J型？即明确读和写的目标）、opcode和funct域数据、执行功能（计算？跳转？访存？） 最好可以先用MARS模拟下，以免对指令行为理解不到

流水线CPU设计方案 设计概述 ​ 本文所设计的CPU为Verilog实现的流水线MIPS架构CPU，该CPU支持43条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，CMP，EXT，ALU，D_Reg，E_Reg，M_

流水线CPU设计方案 设计概述 ​ 本文所设计的CPU为Verilog实现的流水线MIPS架构CPU，该CPU支持43条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，CMP，EXT，ALU，DM，D_Reg，E_Reg

单周期CPU设计方案 设计概述 本文所设计的CPU为Verilog实现的单周期MIPS架构CPU，该CPU支持43条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，ALU，DM，Controler，Branch Cont

单周期CPU设计方案 设计概述  本文所设计的CPU为Losgisim实现的单周期MIPS架构CPU，该CPU支持43条MIPS汇编指令，为了实现该功能，笔者设计了IFU，GRF，NPC，ALU，DM，Control Unite，Branc

MIPS架构（RISC） CPU执行程序的过程 读取指令 分析指令 执行指令 RISC的设计思想： CPU越简单则性能越高，即目标为减少指令数量， 去除复杂指令 加速大概率事件 简单意味着更容易设计、电路频率更高 简单功能由硬件实现；

算数右移符号>>> 我们都知道，逻辑左移符号是>>(即最高位补零)， 算数右移符号是>>>(即最高位补符号位，但是以下例子是错误的) wire [15:0] A, B, C; assign

定义和实例化模块时reg的使用 在实例化元件时，wire 类型信号可以被连接至任意端口上，但 reg 类型的信号只能被连接至元件的输入端口上。 在声明元件时，我们可以将任意端口声明为 wire 类型，但只能将输出端口声明为 reg 类型，

always中的敏感列表不支持(posedge clk or negedge clk) parameter可用作在顶层模块中例化底层模块时传递参数的接口，localparam的作用域仅仅限于当前module，不能作为参数传递的接口。 复位