在 Verilog HDL 中可以用许多种方法来描述有限状态机，最常用的方法是用
always 语句和 case 语句。下面具体说明用 Verilog
设计有限状态机的一般步骤：
逻辑抽象，得出状态转换图。
状态化简（该步骤可以省略），如
2021-10-26
